論理回路システム研究室　研究概要

研究概要

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教員別概要

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　永山忍（研究室長）　若林真一（学長）　上土井陽子　稲木雅人　高橋隆一（2019年3月退職）
　

教授（研究室長）　永山忍

数学関数回路の自動合成システムの開発に関する研究

　三角関数や対数関数などの様々な数学関数をFPGAで効率良く実装するための設計法に関する研究を行っています。提案する設計法を自動化することにより、仕様から実装までの全行程の自動化が可能になります。本研究では、そのような自動合成システムを開発しております。現在は、特に多変数数学関数を対象とした自動合成システムの開発を行っています。

数学関数の決定グラフによる表現法とその応用に関する研究

　本研究では、三角関数や対数関数などの数学関数を計算機上でいかにコンパクトに表現するかに関する研究を行っています。多くの場合、多項式近似などの近似的な表現法が用いられておりますが、本研究では決定グラフを用いて与えられた関数をそのまま表現することを目的としております。グラフ表現における複雑さの解析や数学関数回路の検証法・設計法への応用についても研究しています。

教授（学長）　若林真一　＜個人ページリンク＞

VLSIレイアウト設計手法に関する研究

　近年の半導体技術の進展に伴い、超大規模集積回路（VLSI）の設計は非常に困難になっています。本研究ではVLSIレイアウト設計に対する新しい手法の開発を目指しています。集積回路の微細化、大規模化への対応としてPCクラスタ上やマルチコアCPU上で実行する並列レイアウト設計手法の開発を行っています。また、複雑な組合せ最適化問題であるレイアウト設計を効率よく、かつ高品質に行うことを目的として、遺伝的アルゴリズムや並列シミュレーティドアニーリングに基づく設計手法を開発しています。

FPGAを用いた組合せ最適化の高速解法に関する研究

　工学分野における多くの問題は組合せ最適化問題として定式化されますが、その大半は最適解を効率よく見つけることが困難です。本研究では、新しいコンピューティングデバイスとして注目されるプログラム可能論理デバイス（FPGA）を利用して組合せ最適化問題の解を高速に求める研究を行っています。また、ストリングマッチングを高速に実行するハードウェア、およびストリングマッチングハードウェアに基づくネットワーク侵入検知システムについての研究も行っています。

講師　上土井陽子

同時実行制御のための分散アルゴリズムの開発

　マルチコアシステムなどの分散環境での非同期プロセス集合間の同時実行を競合回避、安全性の向上、プライバシー保護等に主眼を置き制御する分散アルゴリズムを開発しています。本研究の目標は以下の2つです。(1)ハードウェアが提供する並列性を十分に活用するためにオーバーヘッドが小さくかつ簡単なプロセス間の同時実行制御方法を提供すること。(2)逐次実行環境では想定できない共同攻撃やプロセスの故障に対しても安全性を保証できる分散アルゴリズムを開発すること。

インタラクティブ・クラスタリングシステムの開発

　Webデータベースや大規模分散データベースにおいて、類似した要素を集め類似していない要素をわけることを目的としたクラスタリング問題に着目し、1つのデータにおいて多数存在する自然なクラスタリング結果からユーザが欲する結果を選べるように支援する研究を行っています。クラスタリング問題を解く手法を基本として、ユーザと対話を行いながらユーザが満足なクラスタリング結果を得ることを支援できるようクラスタリング結果の評価をフィードバックするクラスタリングシステムを開発しています。

講師　稲木雅人　＜個人ページリンク＞

LSI製造用マスクパターンからの問題箇所発見手法の研究

　LSIの部品は光により写真のように転写して製造されますが、それらの部品は光の波長よりも小さく、転写される像はぼやけてしまいます。マスクパターン（LSIの原版）によっては正常な部品として転写・製造できないため、そのようなパターンを発見し修正する手法を研究しています。

マルチコアプロセッサに適した並列レイアウトアルゴリズムの研究

　プロセッサコアを複数搭載し並列度を上げ性能を向上させたマルチコアプロセッサの能力を有効に利用できる並列LSIレイアウト設計アルゴリズムについて研究しています。

多重化I/Oを考慮したマルチFPGAシステムへの回路割り当て手法の研究

　製造後に回路書き換え可能なLSIであるFPGAを複数搭載したシステムに、回路が高速に動作するように適切に回路を割り当てる手法について研究しています。

准教授（2019年3月退職）　高橋隆一　＜個人ページリンク＞

HDL設計によるシステム開発

　ハードウェア記述言語（hardware description language）はHDLと略称され、仕様の記述やシミュレーション、自動合成ツールの入力として不可欠なものになっています。Verilog HDLは1980年代既に業界標準（デファクトスタンダード）として広く実務に用いられていたハードウェア記述言語です。当時のツールは数百万と高価で、これを買わないと、どのようなHDLかさえ知ることができなかったが、1995年にはIEEE1364として標準化され、言語仕様も広く知られるようになりました。現在、米国シリコンバレーはVerilog HDL一色になっています。筆者は1996年以来13年間、情報工学科の学部3年生を対象とするマイクロコンピュータ設計教育（City-1）を担当して、広島市立大学にもVerilog HDLを広めました。

高エネルギー効率マイクロアーキテクチャ開発

　組み込みシステムの低消費電力化の特許出願を行っています。